波纹进位加法器的Verilog代码

此项目中提供了4位Ripple-Carry加法器的Verilog代码。

4位脉动进位加法器是使用4个1位全加法器构建的,如下图所示。
纹波进位加法器的Verilog代码

您可以找到1位全加器的行为Verilog代码: 这里

或基于完整加法器的逻辑图,使用结构性Verilog代码,如下所示:

纹波进位加法器的Verilog代码

使用结构建模的1位全加器的Verilog代码:

// hzgifts.cn: FPGA projects, Verilog projects, VHDL projects
// Verilog project: Verilog code for 4-bit ripple-carry adder
// Verilog code for 1-bit full adder
module fulladder(X, Y, Ci, S, Co);
  input X, Y, Ci;
  output S, Co;
  wire w1,w2,w3;
  //Structural code for one bit full adder
  xor G1(w1, X, Y);
  xor G2(S, w1, Ci);
  and G3(w2, w1, Ci);
  and G4(w3, X, Y);
  or G5(Co, w2, w3);
endmodule
然后,在Verilog模块中实例化完整的加法器,以使用结构建模创建一个4位的脉动进位加法器。 

以下是4位脉动进位加法器的Verilog代码:

// hzgifts.cn: FPGA projects, Verilog projects, VHDL projects
// Verilog project: Verilog code for 4-bit ripple-carry adder
module rippe_adder(X, Y, S, Co);
 input [3:0] X, Y;// Two 4-bit inputs
 output [3:0] S;
 output Co;
 wire w1, w2, w3;
 // instantiating 4 1-bit full adders in Verilog
 fulladder u1(X[0], Y[0], 1'b0, S[0], w1);
 fulladder u2(X[1], Y[1], w1, S[1], w2);
 fulladder u3(X[2], Y[2], w2, S[2], w3);
 fulladder u4(X[3], Y[3], w3, S[3], Co);
endmodule
现在,该运行模拟以查看其工作原理了。在此Verilog项目中,让我们使用Quartus II Waveform Editor创建测试矢量并在没有Verilog测试平台的情况下运行功能仿真。如果您想学习如何在没有Verilog测试平台的情况下运行仿真,则可以查看该教程: 这里.

以下是Verilog中的Ripple-Carry Adder的仿真波形:

纹波进位加法器的Verilog代码
仿真波形演示了上述Verilog中实现的4位纹波加法器的准确功能操作。
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