D触发器的VHDL代码-FPGA4student.com

的VHDL代码 D触发器在此项目中介绍。 D触发器的Verilog代码这里。 D触发器有几种类型，例如高级异步复位D触发器，低级异步复位D触发器，同步复位D触发器，上升沿D触发器，下降沿D触发器，在此通过VHDL实现 VHDL项目 .

的VHDL代码上升沿D触发器 :

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  rising edge D flip flop 
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity RisingEdge_DFlipFlop is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;   
      D :in  std_logic    
   );
end RisingEdge_DFlipFlop;
architecture Behavioral of RisingEdge_DFlipFlop is  
begin  
 process(Clk)
 begin 
    if(rising_edge(Clk)) then
   Q <= D; 
    end if;       
 end process;  
end Behavioral;

具有同步复位的上升沿D触发器的VHDL代码：

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  Rising edge D flip flop with Synchronous Reset input 
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity RisingEdge_DFlipFlop_SyncReset is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;  
   sync_reset: in std_logic;  
      D :in  std_logic    
   );
end RisingEdge_DFlipFlop_SyncReset;
architecture Behavioral of RisingEdge_DFlipFlop_SyncReset is  
begin  
 process(Clk)
 begin 
    if(rising_edge(Clk)) then
   if(sync_reset='1') then 
    Q <= '0';
   else 
    Q <= D; 
   end if;
    end if;       
 end process;  
end Behavioral;

具有异步复位高电平的上升沿D触发器的VHDL代码：

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  Rising edge D flip flop with Asynchronous Reset high
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity RisingEdge_DFlipFlop_AsyncResetHigh is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;  
   sync_reset: in std_logic;  
      D :in  std_logic    
   );
end RisingEdge_DFlipFlop_AsyncResetHigh;
architecture Behavioral of RisingEdge_DFlipFlop_AsyncResetHigh is  
begin  
 process(Clk,sync_reset)
 begin 
     if(sync_reset='1') then 
   Q <= '0';
     elsif(rising_edge(Clk)) then
   Q <= D; 
  end if;      
 end process;  
end Behavioral;

具有异步复位低电平的上升沿D触发器的VHDL代码：

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  Rising edge D flip flop with Asynchronous Reset low 
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity RisingEdge_DFlipFlop_AsyncResetLow is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;  
   sync_reset: in std_logic;  
      D :in  std_logic    
   );
end RisingEdge_DFlipFlop_AsyncResetLow;
architecture Behavioral of RisingEdge_DFlipFlop_AsyncResetLow is  
begin  
 process(Clk,sync_reset)
 begin 
     if(sync_reset='0') then 
   Q <= '0';
     elsif(rising_edge(Clk)) then
   Q <= D; 
  end if;      
 end process;  
end Behavioral;

下降沿D触发器的VHDL代码：

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  falling edge D flip flop 
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity FallingEdge_DFlipFlop is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;   
      D :in  std_logic    
   );
end FallingEdge_DFlipFlop;
architecture Behavioral of FallingEdge_DFlipFlop is  
begin  
 process(Clk)
 begin 
    if(falling_edge(Clk)) then
   Q <= D; 
    end if;       
 end process;  
end Behavioral;

具有同步复位的下降沿D触发器的VHDL代码：

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  Falling edge D flip flop with Synchronous Reset input 
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity FallingEdge_DFlipFlop_SyncReset is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;  
   sync_reset: in std_logic;  
      D :in  std_logic    
   );
end FallingEdge_DFlipFlop_SyncReset;
architecture Behavioral of FallingEdge_DFlipFlop_SyncReset is  
begin  
 process(Clk)
 begin 
    if(falling_edge(Clk)) then
   if(sync_reset='1') then 
    Q <= '0';
   else 
    Q <= D; 
   end if;
    end if;       
 end process;  

end Behavioral;

具有异步复位高电平的下降沿D触发器的VHDL代码：

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  Falling edge D flip flop with Asynchronous Reset high 
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity FallingEdge_DFlipFlop_AsyncResetHigh is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;  
   sync_reset: in std_logic;  
      D :in  std_logic    
   );
end FallingEdge_DFlipFlop_AsyncResetHigh;
architecture Behavioral of FallingEdge_DFlipFlop_AsyncResetHigh is  
begin  
 process(Clk,sync_reset)
 begin 
     if(sync_reset='1') then 
   Q <= '0';
     elsif(falling_edge(Clk)) then
   Q <= D; 
  end if;      
 end process;  
end Behavioral;

具有异步复位低电平的下降沿D触发器的VHDL代码：

-- FPGA projects using VHDL/ VHDL 
-- fpga4student.com
--  的VHDL代码  D Flip FLop
--  的VHDL代码  Falling edge D flip flop with Asynchronous Reset low  
Library IEEE;
USE IEEE.Std_logic_1164.all;

entity FallingEdge_DFlipFlop_AsyncResetLow is 
   port(
      Q : out std_logic;    
      Clk :in std_logic;  
   sync_reset: in std_logic;  
      D :in  std_logic    
   );
end FallingEdge_DFlipFlop_AsyncResetLow;
architecture Behavioral of FallingEdge_DFlipFlop_AsyncResetLow is  
begin  
 process(Clk,sync_reset)
 begin 
     if(sync_reset='0') then 
   Q <= '0';
     elsif(falling_edge(Clk)) then
   Q <= D; 
  end if;      
 end process;  
end Behavioral;

D触发器的仿真波形：

这个 tutorial 详细解释触发器原理图及其工作原理: 这里 .

了解更多有关触发器的建立和保持时间，看看这个这里 .

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